VHDL教程 - 一个实用的例子 - 第3部分 - VHDL Testbench

BENE BRENIMAN. June 25, 20118评论

In part 1 在这个系列中,我们专注于硬件设计,包括CPLD部分的I / O特性的一些VHDL定义。在 part 2,我们描述了这种设计的CPLD的VHDL逻辑。在第3部分中,我们将展示整个VHDL设计和用于证明我们拥有的相关测试,实际上设计了我们开始设计的内容。

首先,让我们将先前设计的所有部分拉到一个......


VHDL教程 - 一个实用的例子 - 第2部分 - VHDL编码

BENE BRENIMAN. May 27, 2011

在本系列的第1部分中,我们专注于硬件设计,包括CPLD部件的I / O特性的一些VHDL定义。在第2部分中,我们将描述该设计的CPLD的VHDL逻辑。

凭借任何设计,第一步是收集手头工作的要求。从本文的第1部分,我已复制两个部分,这些部分解决了CPLD设计的一些要求。

数据采集​​引擎具有...


VHDL教程 - 一个实用的例子 - 第1部分 - 硬件

BENE BRENIMAN. May 18, 20111条评论

在以前的帖子中,我描述了一些简单的VHDL示例。这一次让我们尝试一些复杂的东西。这是多部分文章之一。这旨在是我为客户开发的几种初始设计之一的详细描述。这种设计从未使其成为产品,但使用类似的设计并目前正在生产。作为这项努力的一项大量工作,我决定分享这个设计......


VHDL教程 - 创建层次设计

BENE BRENIMAN. May 22, 20086评论

在早期的博客条目中,我介绍了一些基本的VHDL概念。首先,开发功能('VHDL教程')后来验证和改进它('VHDL教程 - 第2部分 - Testbench' 和 'VHDL教程 - 组合时钟和顺序逻辑')。在这个条目中,我将描述如何...


VHDL教程 - 组合时钟和顺序逻辑

BENE BRENIMAN. March 3, 2008

在VHDL编程的早期文章中(“VHDL教程“ 和 ”VHDL教程 - 第2部分 - Testbench“我描述了一种用于为ADC定序器提供可编程时钟分频器的设计。在该示例中,我展示了如何生成时钟信号(ADCCLK),即在一系列固定速率(20MHz,10MHz,4MHz)上可编程。 ,给定掌握40MHz的主时钟率2MHz,1MHz和400kHz。这篇文章的读者询问了是否有可能将设计扩展到......


使用FPGA-2设计嵌入式系统

Pragnesh Patel. November 13, 200710评论

最后,我们创建了基本系统的硬件设计。下一步是生成(编译)硬件设计。编译的硬件设计称为位流,并在* .bit文件中静态。要编译硬件,请使用硬件 - >生成硬件选项卡。根据计算机速度和设计复杂性,完整的硬件设计生成需要几秒钟到几秒钟。在后面,整个设计过程涉及许多不同的步骤,包括合成,放置,路由和......


VHDL教程 - 第2部分 - Testbench

BENE BRENIMAN. October 30, 20073评论

在A. 早些时候的文章 我走过了简单的设计的VHDL编码。在本文中,我将继续流程并创建测试台模块以测试早期的设计。 Xilinx ISE环境使得开始测试过程非常容易。要启动过程,请从“项目”下的菜单项中选择“新源”。这启动了“新源向导”。从向导中选择“VHDL测试台”并输入新模块的名称(单击“下一步”...


使用FPGA - 1设计嵌入式系统

Pragnesh Patel. October 28, 200711评论

随着软处理器和相关工具的引入(如Xilinx的EDK),FPGA中基本嵌入式系统的实现变得简单。这需要很少或几乎没有关于VHDL编程的知识。实际上这就是我开始的方式。如果用户有兴趣充分利用FPGA及其并行处理能力,则需要对软处理器的详细了解,其外围总线和VHDL编程是必需的。

 

我会从...开始......


我第一次进入嵌入式related.com

Pragnesh Patel. October 23, 20073评论

大家好,很高兴有机会在嵌入式系统上写下并与读者分享实验。

我最近在FPGA中开始嵌入式系统具有可重构逻辑的奢侈,并希望在第一篇文章中分享一些我的想法。

我与Xilinx Spartan 3E合作,并用他们的嵌入式系统工具称为EDK 9.1(嵌入式开发套件)软件工具,它可以与FPGA一起玩,没有关于VHDL编程的知识。为了创建硬件逻辑块...


VHDL教程

BENE BRENIMAN. October 4, 20077点评论

当我几年前第一次被介绍到“可编程逻辑”时,这是我努力的许多挑战的答案。虽然这些部件是由今天的标准原始的原始(简单的PALS经文FPGA),但它们是一个非常具有成本效益的工具,解决了对专业逻辑块的需求。

我继续将这些强大的块纳入我的许多最新设计。我目前最喜欢的部分线是Xilinx CoolRunner系列(XC2CXXX)。在这个...


VHDL教程 - 一个实用的例子 - 第3部分 - VHDL Testbench

BENE BRENIMAN. June 25, 20118评论

In part 1 在这个系列中,我们专注于硬件设计,包括CPLD部分的I / O特性的一些VHDL定义。在 part 2,我们描述了这种设计的CPLD的VHDL逻辑。在第3部分中,我们将展示整个VHDL设计和用于证明我们拥有的相关测试,实际上设计了我们开始设计的内容。

首先,让我们将先前设计的所有部分拉到一个......


VHDL教程 - 第2部分 - Testbench

BENE BRENIMAN. October 30, 20073评论

在A. 早些时候的文章 我走过了简单的设计的VHDL编码。在本文中,我将继续流程并创建测试台模块以测试早期的设计。 Xilinx ISE环境使得开始测试过程非常容易。要启动过程,请从“项目”下的菜单项中选择“新源”。这启动了“新源向导”。从向导中选择“VHDL测试台”并输入新模块的名称(单击“下一步”...


VHDL教程

BENE BRENIMAN. October 4, 20077点评论

当我几年前第一次被介绍到“可编程逻辑”时,这是我努力的许多挑战的答案。虽然这些部件是由今天的标准原始的原始(简单的PALS经文FPGA),但它们是一个非常具有成本效益的工具,解决了对专业逻辑块的需求。

我继续将这些强大的块纳入我的许多最新设计。我目前最喜欢的部分线是Xilinx CoolRunner系列(XC2CXXX)。在这个...


VHDL教程 - 一个实用的例子 - 第2部分 - VHDL编码

BENE BRENIMAN. May 27, 2011

在本系列的第1部分中,我们专注于硬件设计,包括CPLD部件的I / O特性的一些VHDL定义。在第2部分中,我们将描述该设计的CPLD的VHDL逻辑。

凭借任何设计,第一步是收集手头工作的要求。从本文的第1部分,我已复制两个部分,这些部分解决了CPLD设计的一些要求。

数据采集​​引擎具有...


VHDL教程 - 创建层次设计

BENE BRENIMAN. May 22, 20086评论

在早期的博客条目中,我介绍了一些基本的VHDL概念。首先,开发功能('VHDL教程')后来验证和改进它('VHDL教程 - 第2部分 - Testbench' 和 'VHDL教程 - 组合时钟和顺序逻辑')。在这个条目中,我将描述如何...


VHDL教程 - 一个实用的例子 - 第1部分 - 硬件

BENE BRENIMAN. May 18, 20111条评论

在以前的帖子中,我描述了一些简单的VHDL示例。这一次让我们尝试一些复杂的东西。这是多部分文章之一。这旨在是我为客户开发的几种初始设计之一的详细描述。这种设计从未使其成为产品,但使用类似的设计并目前正在生产。作为这项努力的一项大量工作,我决定分享这个设计......


VHDL教程 - 组合时钟和顺序逻辑

BENE BRENIMAN. March 3, 2008

在VHDL编程的早期文章中(“VHDL教程“ 和 ”VHDL教程 - 第2部分 - Testbench“我描述了一种用于为ADC定序器提供可编程时钟分频器的设计。在该示例中,我展示了如何生成时钟信号(ADCCLK),即在一系列固定速率(20MHz,10MHz,4MHz)上可编程。 ,给定掌握40MHz的主时钟率2MHz,1MHz和400kHz。这篇文章的读者询问了是否有可能将设计扩展到......


使用FPGA - 1设计嵌入式系统

Pragnesh Patel. October 28, 200711评论

随着软处理器和相关工具的引入(如Xilinx的EDK),FPGA中基本嵌入式系统的实现变得简单。这需要很少或几乎没有关于VHDL编程的知识。实际上这就是我开始的方式。如果用户有兴趣充分利用FPGA及其并行处理能力,则需要对软处理器的详细了解,其外围总线和VHDL编程是必需的。

 

我会从...开始......


使用FPGA-2设计嵌入式系统

Pragnesh Patel. November 13, 200710评论

最后,我们创建了基本系统的硬件设计。下一步是生成(编译)硬件设计。编译的硬件设计称为位流,并在* .bit文件中静态。要编译硬件,请使用硬件 - >生成硬件选项卡。根据计算机速度和设计复杂性,完整的硬件设计生成需要几秒钟到几秒钟。在后面,整个设计过程涉及许多不同的步骤,包括合成,放置,路由和......


我第一次进入嵌入式related.com

Pragnesh Patel. October 23, 20073评论

大家好,很高兴有机会在嵌入式系统上写下并与读者分享实验。

我最近在FPGA中开始嵌入式系统具有可重构逻辑的奢侈,并希望在第一篇文章中分享一些我的想法。

我与Xilinx Spartan 3E合作,并用他们的嵌入式系统工具称为EDK 9.1(嵌入式开发套件)软件工具,它可以与FPGA一起玩,没有关于VHDL编程的知识。为了创建硬件逻辑块...